반도체의 발전사와 현재, 그리고 미래

물리 원리·제조 조건·실제 활용을 연결하는 문헌 탐구입니다.

새로운 기술이 어떤 제약을 줄였는지, 그 뒤에는 어떤 제약이 나타났는지 살펴봅니다. 소자의 발명과 집적화가 연결·제조의 조건을 바꿨다는 가설, 전압과 데이터 이동이 함께 개선되어야 시스템의 이득이 커진다는 가설을 문헌과 가상 계산으로 검토합니다.

PPA는 성능(Performance), 전력(Power), 면적(Area)을 함께 보는 틀입니다. 여기에 비용·수율·신뢰성을 더합니다. 수율은 정해진 기준을 만족하는 제품의 비율이며, 시험 소자의 동작 비율과 완성 칩의 양품 비율은 구분합니다.

반도체를 단순히 “전기가 절반만 통하는 물질”로 이해하면 소자의 작동을 놓칩니다.

실리콘 결정에서는 원자들이 전자를 공유하여 결합합니다. 가전자대와 전도대 사이에는 밴드갭이 있고, 열·빛·도핑은 전류를 운반하는 입자의 수와 상태에 영향을 줍니다. 전도도에는 반송자 농도뿐 아니라 이동도도 관여합니다. [1]

n형·p형은 다수 반송자의 종류를 뜻합니다. 보통 벌크 물질에서는 반송자와 이온화된 도핑 원자의 전하가 균형을 이룹니다. n형 전체가 음전하, p형 전체가 양전하라는 뜻은 아닙니다. [1]

MOSFET: 전기장으로 통로를 만든다

게이트와 반도체 사이에는 절연층이 있습니다. nMOS에서는 충분한 게이트 전압이 표면의 전하 분포를 바꾸어 전자 반전 채널을 형성합니다. 소스와 드레인 사이에 전압이 걸려 있으면 이 통로로 전류가 흐릅니다. 게이트가 통로에 전류를 직접 공급하여 켜는 방식과는 다릅니다. [2]

CMOS: 두 소자를 상보적으로 사용한다

nMOS와 pMOS를 결합한 인버터는 낮은 입력을 높은 출력으로, 높은 입력을 낮은 출력으로 바꿉니다. 이상적인 안정 상태에서는 한 소자가 꺼져 전원과 접지 사이의 지속 전류를 막습니다. 그러나 전환할 때는 부하를 충전·방전해야 하고, 실제 소자에는 누설과 전환 중 전류도 있습니다. [3]

발명·공개 시연·특허·상용화는 서로 다른 사건입니다.

IC는 집적회로, CPU는 중앙처리장치입니다. CPU를 한 칩에 넣었다고 메모리와 입출력을 모두 포함한 완전한 컴퓨터가 된 것은 아닙니다. 물질·표면 제어, 안정적인 공정, 소자의 연결, 복잡한 기능 구현이 이어지는 과정을 살펴보세요.

무어의 관찰·전망과 데너드 스케일링을 구분합니다.

무어는 1965년에 집적 부품 수의 대략 연간 두 배 증가를 논의했고, 1975년에는 이후 약 2년 주기로 변할 가능성을 제시했습니다. 두 원문의 주기를 동일시하지 않습니다. [10]

이상적인 일정 전기장 축소에서는 길이와 전압을 함께 줄입니다. 더 많은 소자를 배치하면서 소자당 에너지를 낮출 가능성이 생깁니다. 하지만 전압을 낮추면 속도·신호 구분·누설 관리의 제약을 함께 고려해야 합니다. 2000년대 중반에는 이 축소가 주던 전력 밀도 이득을 유지하기 어려워졌습니다. [3] [11]

미세한 패턴을 여러 층에 반복해서 만들고, 검사하고, 연결합니다.

위 순서는 큰 묶음이며 실제 공정은 수많은 반복과 중간 검사로 이루어집니다. EUV 노광은 약 13.5 nm 파장의 빛을 쓰지만, 구현할 패턴은 광학계와 공정 조건에도 좌우됩니다. “2nm 공정”은 기술 세대의 이름이며 모든 게이트 길이·배선 폭이 2 nm라는 뜻이 아닙니다. [12] [13] [14]

팹리스는 주로 설계하고 제조를 외부에 맡기며, 파운드리는 다른 기업의 설계를 받아 제조합니다. IDM은 설계와 제조를 함께 수행합니다. 소재·장비·설계 도구·검사·패키징도 연결되며 사업에 따라 역할은 겹칠 수 있습니다. 첨단 공정과 성숙 공정은 서로 다른 요구를 충족하며 공존합니다. [12] [15]

채널을 더 잘 제어하고, 데이터를 더 가까이에서 공급합니다.

평면형에서는 채널 위쪽의 게이트가, FinFET에서는 돌출된 핀의 여러 면을 감싼 게이트가, GAA에서는 채널 둘레를 감싼 게이트가 작용합니다. 짧은 채널의 전위를 더 잘 제어하려는 방향입니다. 정밀한 제조와 접촉·열 관리도 중요해집니다. [16] [22]

후면 전력 공급은 전력 배선을 칩 뒷면 쪽으로 옮겨 신호 배선의 혼잡과 전압 강하를 줄이려는 방식입니다. 이미 적용된 사례와 개발 중인 적용처를 구분합니다.

인터포저 위에 다이를 나란히 놓는 2.5D 패키징과 다이를 수직으로 연결하는 3D 적층도 구분합니다. 메모리의 용량은 저장할 양, 대역폭은 시간당 옮길 양, 지연시간은 요청부터 응답까지의 시간입니다. 하나가 좋아져도 다른 지표가 같은 비율로 개선되지는 않습니다.

정전용량·전압·주파수를 하나씩 바꾸어 원인을 비교합니다.

A는 0.8 × 0.8² × 1.25 = 0.64로 동적전력이 36% 감소합니다. B는 정전용량 감소를 주파수 증가가 상쇄하고, C는 전력이 20% 증가합니다. 아래에서 예시를 선택한 뒤 변수 하나만 바꿔 보세요.

확장 질문: 에너지 E=P×t는 전력과 어떻게 다를까요? 주파수가 커지면 작업 시간이 같은 비율로 줄어든다는 가정이 성립하는지 먼저 검토해야 합니다.

Roofline 모형으로 연산과 데이터 공급 중 무엇이 성능 상한을 정하는지 봅니다.

100 GB/s × 2 FLOP/byte = 200 GFLOP/s = 0.2 TFLOP/s입니다. G=10⁹, T=10¹²를 사용합니다. 데이터 공급이 병목이면 연산 능력을 늘려도 상한은 그대로입니다.

같은 유효 작업에서 데이터를 재사용하면 전송량을 줄여 I를 높일 수 있습니다. 의미 없는 연산을 추가하는 것과 다릅니다. 실제 처리량은 지연시간·병렬성·프로그램 구현에 따라 이 상한보다 낮을 수 있습니다. [21]

모든 기술이 같은 시점에, 같은 용도로 실리콘을 대체하는 것은 아닙니다.

광연결: 이동 경로를 개선한다

전기 신호를 빛으로 바꾸어 전달하고 다시 전기 신호로 읽는 구간을 확대합니다. 광소자와 전자 칩을 가까이 패키징하는 CPO도 이 방향입니다. NVIDIA는 2026년 5월 Spectrum-X Ethernet Photonics의 생산을 발표했습니다. 이것이 모든 CPU·GPU 내부 연산을 빛으로 대체했다는 뜻은 아닙니다. [24]

메모리 내부 연산: 이동할 양을 줄인다

데이터를 매번 멀리 옮기는 대신 메모리 안에서 일부 계산을 합니다. IBM 연구진의 2023년 논문은 상변화 메모리를 이용한 64개 아날로그 연산 코어에 디지털 처리·통신을 결합하여 특정 신경망 추론 과제를 시연했습니다. 범용 CPU나 모든 AI 작업의 우위를 입증한 것은 아닙니다. [25]

가장 작은 노드나 가장 큰 연산량 하나로 모든 제품을 순위 매기지 않습니다.

SiC와 GaN은 넓은 밴드갭을 갖는 반도체로 이미 전력 변환 분야에서 활용됩니다. 요구 전력과 스위칭 주파수 등 적용 조건에 맞춰 선택해야 하며, CPU의 실리콘을 모두 대체하는 단일한 다음 단계는 아닙니다. [26]

효율과 전체 에너지는 다르다

작업 1회당 에너지가 20% 감소해도 작업 횟수가 2배가 되면, 다른 조건이 같을 때 연산 에너지는 0.8 × 2 = 1.6배입니다. 이 계산은 미래 수요 예측이 아니라 단위당 효율과 총량을 구분하는 토론용 가상 상황입니다.

제안 수업 4차시. 직접 바꾼 조건과 해석의 근거를 보고서에 남깁니다.

주장을 바꾸는 반례 찾기

1. “대역폭을 늘리면 상한이 언제나 높아진다”를 기준 장치의 I=20에서 검토하세요. 이미 연산 상한에 도달했는지 확인합니다.
2. “정전용량이 작아지면 동적전력은 항상 줄어든다”를 B·C 설계로 검토하세요.
3. 연구 발표를 읽고 “양산된다”라고 결론 내리려면 어떤 추가 자료가 필요한지 적으세요.

자신의 보고서에는 직접 비교한 값과 출처, 판단을 바꾼 반례를 넣습니다. 집적도와 실제 성능, 전력과 에너지, 메모리 용량과 대역폭, GAA 채널 적층과 CFET, 연구 시연과 양산을 구분했는지 점검하세요. 이 자료는 독자적인 반도체 제작·실측이나 기업별 수율·원가 비교 결과가 아닙니다.